CoveredVerilog代码覆盖工具

Covered 是一个Verilog代码覆盖工具，它读取的Verilog设计和生成的光碟/ LXT从设计转储文件并生成一个覆盖文件，可以合并的文件或其他保险用于创建报告的报道。涵盖还包含图形用户界面覆盖报告的效用，在一个覆盖读取文件以允 许交互式报道发现。由测量范围涵盖领域包括：行，切换，内存，组合逻辑，FSM 状态和状态转换以及断言覆盖。

Verilog HDL是一種硬體描述語言（hardware description language），為了製作數位電路而用來描述ASICs和FPGA的設計之用。Verilog 的設計者想要以 C 程式語言為基礎設計一種語言，可以使工程師比較容易學習。

Verilog 是由en:Gateway Design Automation公司於大約1984年開始發展。Gateway Design Automation公司後來被 Cadence Design Systems於1990年所購併。現在 Cadence 對於 Gateway 公司的 Verilog 和 Verilog-XL 模擬器擁有全部的財產權。